Abstract: En este trabajo se realizará un estudio de una arquitectura resultado de la unión de un diseño SMT y otro GALS (MCD). Esta arquitectura nunca ha sido probada, por lo que los parámetros iniciales no están ajustados para aprovechar las ventajas que ofrece un diseño SMT.
Dividiremos el trabajo en dos partes bien diferenciadas. En la primera sintonizaremos los parámetros de la arquitectura para
un mejor aprovechamiento del diseño SMT. Una vez conseguido esto, en la segunda parte, estudiaremos los dominios de reloj óptimos en los que tendríamos que dividir el sistema. Para esto, realizaremos un estudio de los canales de comunicación, buscando aquellos que tienen un mayor impacto en el rendimiento para descubrir los cuellos de botella.
[ABSTRACT]
In this work, we will cary out a study of an architecture which is the result of the link of an SMT design and a GALS design (MCD). This architecture has never been tested, therefore, the initial parameters are not adjusted to take advantage of an SMT design.
We will split the work in two clearly different parts. In the first one, the parameters of the architecture will be fit in order to get a better use of the SMT design. Once this target is achieved, we will study the optimal clock domains in which the system should be split. To achieve this goal, we will carry out a study about the communication channels, looking for those ones with higher impact on the performance to discover the bottlenecks.
